bởi huyhoang | Th8 24, 2025 | DV
1. Vai trò thầm lặng nhưng quan trọng của scripting trong design verification Nhiều người mới bắt đầu với ngành kiểm định thiết kế (design verification – dv) thường cho rằng công việc chỉ xoay quanh việc viết testbench bằng systemverilog, chạy mô phỏng và sửa...
bởi huyhoang | Th8 7, 2025 | DV
1. VIP là gì trong lĩnh vực Design Verification? VIP trong lĩnh vực Design Verification không phải là “Very Important Person” như nhiều người thường nghĩ. Trong bối cảnh xác minh thiết kế số, VIP là viết tắt của Verification IP – một khối kiểm thử được...
bởi huyhoang | Th7 26, 2025 | Chia Sẻ Và Định Hướng Vi Mạch, DV
1. SystemVerilog và UVM là gì và tại sao lại quan trọng đến vậy? SystemVerilog là ngôn ngữ mở rộng từ Verilog, dùng để mô tả hành vi và kiểm thử trong thiết kế vi mạch. Còn UVM (Universal Verification Methodology) là một chuẩn khung (framework) giúp tổ chức việc viết...
bởi huyhoang | Th7 21, 2025 | DV
1. Câu hỏi quen thuộc trong các buổi workshop DV Đây là một câu hỏi mà rất nhiều bạn sinh viên, đặc biệt là những bạn định hướng theo vị trí Design Verification (DV), thường đặt ra trong các buổi talkshow và workshop của ICTC – IC Training Center Vietnam. Nghe...
bởi huyhoang | Th6 19, 2025 | DV, Khoa-Hoc-DV
Hôm bữa chúng ta đã được nghe về 1 ngày làm việc của một kỹ sư Physical Design. Nhận lời thách đấu của anh PD lead, hôm nay mình sẽ viết về 1 ngày làm việc của mình – 1 kỹ sư Design Verification (DV) 7+ YoE sẽ diễn ra như thế nào. Hi vọng sẽ cung cấp một số góc...
bởi huyhoang | Th5 31, 2025 | DV
Một câu hỏi rất quen thuộc từ các bạn sinh viên mới bắt đầu tìm hiểu về mảng Design Verification (DV). Về lý thuyết, câu trả lời là hoàn toàn có thể. Có rất nhiều tài liệu, bài viết trên mạng để bạn bắt đầu.Nhưng các bạn sẽ đối mặt với rất nhiều thử thách Nhiều khái...
