bởi huyhoang | Th3 20, 2026 | DV
Chào các bạn, ở bài viết trước chúng ta đã cùng tìm hiểu về Functional Coverage và vì sao 100% Code Coverage vẫn chưa đủ để đảm bảo thiết kế đã được verify đầy đủ. Trong bài viết tuần này, cùng mình và Học Vi Mạch Cùng ICTC sẽ tiếp tục với ví dụ ALU ở bài...
bởi huyhoang | Th3 11, 2026 | DV
Chào các bạn, hôm nay tiếp tục cùng mình và Học Vi Mạch Cùng ICTC tìm hiểu một chủ đề rất quan trọng trong Design Verification: Functional Coverage. Đây là một khái niệm giúp chúng ta đánh giá liệu các chức năng quan trọng của thiết kế đã được kiểm tra đầy...
bởi huyhoang | Th2 15, 2026 | DV
Việc pass vòng phỏng vấn chỉ là bước khởi đầu. Từ thời điểm này, hành trình thực sự trong ngành vi mạch nói chung và lĩnh vực DV (Design Verification) nói riêng chỉ mới bắt đầu. DV không chỉ là viết testbench hay chạy simulation, mà là một quá trình rèn luyện tư duy...
bởi huyhoang | Th2 13, 2026 | DV
Chào các bạn, hôm nay cùng mình và Học Vi Mạch Cùng ICTC sẽ tìm hiểu một concept nền tảng trong SystemVerilog, giúp giải quyết các bài toán đồng bộ, đó là semaphore. Những ngày đầu học Design Verification, hầu như thứ gì cũng mới. RTL còn có thể lần mò vì...
bởi huyhoang | Th1 4, 2026 | DV
Chào các bạn, sau vài tuần chia sẻ về các chủ đề kỹ thuật, tuần này cùng mình và Học Vi Mạch Cùng ICTC đổi không khí một chút, cùng nhìn lại những sai lầm thường gặp của người mới khi bắt đầu với Verification. Hầu hết những ai mới bắt đầu với Design...
bởi huyhoang | Th12 27, 2025 | DV
Chào các bạn, trong bài viết này mình sẽ chia sẻ về Register Abstraction Layer (RAL), một cách tiếp cận giúp việc verify register bớt rối và dễ kiểm soát hơn khi thiết kế ngày càng phức tạp Hầu như DV engineer nào cũng từng đi qua một giai đoạn như vậy. Ở những...
