bởi huyhoang | Th7 26, 2025 | Chia Sẻ Và Định Hướng Vi Mạch, DV
1. SystemVerilog và UVM là gì và tại sao lại quan trọng đến vậy? SystemVerilog là ngôn ngữ mở rộng từ Verilog, dùng để mô tả hành vi và kiểm thử trong thiết kế vi mạch. Còn UVM (Universal Verification Methodology) là một chuẩn khung (framework) giúp tổ chức việc viết...
bởi huyhoang | Th7 21, 2025 | DV
1. Câu hỏi quen thuộc trong các buổi workshop DV Đây là một câu hỏi mà rất nhiều bạn sinh viên, đặc biệt là những bạn định hướng theo vị trí Design Verification (DV), thường đặt ra trong các buổi talkshow và workshop của ICTC – IC Training Center Vietnam. Nghe...
bởi huyhoang | Th6 19, 2025 | DV, Khoa-Hoc-DV
Hôm bữa chúng ta đã được nghe về 1 ngày làm việc của một kỹ sư Physical Design. Nhận lời thách đấu của anh PD lead, hôm nay mình sẽ viết về 1 ngày làm việc của mình – 1 kỹ sư Design Verification (DV) 7+ YoE sẽ diễn ra như thế nào. Hi vọng sẽ cung cấp một số góc...
bởi huyhoang | Th5 31, 2025 | DV
Một câu hỏi rất quen thuộc từ các bạn sinh viên mới bắt đầu tìm hiểu về mảng Design Verification (DV). Về lý thuyết, câu trả lời là hoàn toàn có thể. Có rất nhiều tài liệu, bài viết trên mạng để bạn bắt đầu.Nhưng các bạn sẽ đối mặt với rất nhiều thử thách Nhiều khái...
bởi huyhoang | Th3 13, 2025 | DV
Trong quy trình kiểm tra thiết kế vi mạch (Design Verification – DV), hai phương pháp phổ biến là Directed Test và Constrained Random Test, mỗi phương pháp có ưu và nhược điểm riêng, phù hợp với các giai đoạn khác nhau trong quá trình kiểm tra. Directed Test là...
bởi Duy Le | Th2 22, 2025 | DV, Others
Bên cạnh việc thiết kế RTL, một giai đoạn cực kỳ quan trọng khác trong chuồi thiết kế chip là Kiểm tra (xác minh) Thiết kế – Design Verification. Design Verification (DV) là gì? DV là quá trình kiểm tra và đảm bảo thiết kế hoạt động đúng với các yêu cầu đề ra...
