bởi huyhoang | Th6 8, 2026 | Chia Sẻ Và Định Hướng Vi Mạch
Mình thấy khá nhiều kỹ sư giỏi có một điểm chung: Làm nhiều, nhưng ít nói. Và nhiều lúc… chính điều đó lại thành điểm trừ. Low key không có gì xấu. Nhưng nếu quá low key thì sẽ ảnh hưởng khá nhiều tới interview và cả lúc đi làm sau này. Khi phỏng vấn, nhà tuyển dụng...
bởi huyhoang | Th6 5, 2026 | Chia Sẻ Và Định Hướng Vi Mạch
Có một điều mình thấy rất thường xuyên khi trao đổi với các bạn theo hướng DV. Nhiều bạn thật ra học không tệ, thậm chí đã học qua lớp SystemVerilog & UVM, biết build UVM environment, VIP, functional coverage… Nhưng đến lúc đi phỏng vấn bị người ta hỏi những...
bởi huyhoang | Th6 3, 2026 | Chia Sẻ Và Định Hướng Vi Mạch
Đây có lẽ là câu hỏi mà rất nhiều người thắc mắc dạo gần đây, và thực tế cũng có khá nhiều ngộ nhận rằng: “Cứ học trường top là chắc chắn sẽ có việc làm ngon”. Nhiều bạn (và cả phụ huynh) vẫn đang giữ một niềm tin màu hồng: “Chỉ cần chen chân được...
bởi huyhoang | Th5 22, 2026 | DV
Bài trước chúng ta đã bàn về kỹ sư RTL có cần biết làm DV không. Hôm nay ta sẽ bàn hướng ngược lại, liệu DV có cần hiểu sâu về RTL không nhé. Đây cũng là một câu hỏi mình gặp khá nhiều khi nói chuyện với các bạn mới học DV. Nhiều bạn nghĩ rằng công việc của...
bởi huyhoang | Th5 20, 2026 | RTL
Đây là một câu hỏi mình nhận được trong buổi đầu tiên của lớp IC35. Thật ra đây cũng là thắc mắc của rất nhiều bạn mới tìm hiểu về thiết kế vi mạch. Nhiều bạn hay nghĩ công việc được chia rất rõ: RTL engineer thì chỉ viết design, còn verify là chuyện của các bạn DV....
