Học Systemverilog và UVM sao cho hiệu quả – Phần 1: Systemverilog

Học Systemverilog và UVM sao cho hiệu quả – Phần 1: Systemverilog

Sau series Design Verification Engineer làm gì?, chắc mọi người cũng hình dung được công việc DV nó ra sao rồi. Giờ mình đi vào phần chính là SystemVerilog và UVM. Nếu bạn định đi theo Design Verification, gần như sớm muộn gì bạn cũng sẽ gặp SystemVerilog và UVM. Bài...
STA là gì? Làm PD có cần hiểu STA?

STA là gì? Làm PD có cần hiểu STA?

Hôm nay mời các bạn theo dõi bài viết tiếp theo của anh PD lead tại Học Vi Mạch Cùng ICTC về chủ đề STA nhé—Một trong những câu hỏi mình gặp khá thường xuyên trong các lớp Physical Design là: “Trong lúc chạy PnR em thấy tool báo setup, hold, rồi WNS,...