bởi Đức Lê | Th1 29, 2025 | Kiến Thức Vi Mạch
Trong bài trước, chúng ta đã tìm hiểu sự khác biệt giữa SystemVerilog (SV) và UVM. Vậy làm thế nào để tiếp cận SystemVerilog cho mục đích verification và UVM một cách hiệu quả? Để bắt đầu, bạn nên tập trung vào các khái niệm cốt lõi sau đây: Data Type: bit, logic,...
bởi Đức Lê | Th1 18, 2025 | Kiến Thức Vi Mạch
Nhiều bạn khi mới tiếp cận thường nhầm lẫn rằng UVM (Universal Verification Methodology) là một ngôn ngữ lập trình. Thực tế, UVM không phải là ngôn ngữ mà là một framework được xây dựng trên nền tảng SystemVerilog. Framework này cung cấp bộ công cụ và hướng dẫn hỗ trợ...
bởi Huy Nguyễn | Th7 31, 2024 | Khoa-Hoc-DV, Kiến Thức Vi Mạch
Phần 1: Khái niệm về VIP Trong bài viết trước, chúng ta đã khám phá UVM và cấu trúc cơ bản của một UVM testbench. UVM là gì? Các công ty đang yêu cầu kỹ năng gì từ kỹ sư Design Verification? (ictc.edu.vn) Hôm nay, chúng ta sẽ tiếp tục với một ứng dụng quan trọng của...
bởi Huy Nguyễn | Th7 21, 2024 | Khoa-Hoc-DV, Kiến Thức Vi Mạch
Phần 1: Các công ty đang yêu cầu kỹ năng gì từ kỹ sư verification (DV) Các công ty trong lĩnh vực thiết kế vi mạch tích hợp (VLSI) luôn tìm kiếm những kỹ sư Verification (DV) có kỹ năng và kiến thức sâu rộng nhằm đảm bảo chất lượng và hiệu suất của sản phẩm. Khi các...
bởi Huy Nguyễn | Th4 18, 2024 | Kiến Thức Vi Mạch
SystemVerilog là một ngôn ngữ phát triển từ Verilog, được sử dụng chủ yếu trong thiết kế (RTL design) và kiểm tra (DV) hệ thống điện tử số. Đây là một ngôn ngữ mở rộng của Verilog, bổ sung nhiều tính năng mới nhằm hỗ trợ thiết kế phức tạp hơn và kiểm tra hiệu suất cao...
