bởi huyhoang | Th10 23, 2025 | PD
Bài viết tiếp theo của anh PD lead tại Học Vi Mạch Cùng ICTC.—-Ở bài viết trước, chúng ta đã tìm hiểu về congestion, nó giống như tình trạng kẹt xe khiến việc routing các tín hiệu phải đi vòng vèo, thì timing violation lại giống như việc các “xe dữ liệu”...
bởi huyhoang | Th9 26, 2025 | DV
1. Câu hỏi phỏng vấn “kinh điển” cho kỹ sư DV: run_test() trong UVM 🧐 Hôm nay, chúng ta sẽ cùng mổ xẻ một câu hỏi mà các kỹ sư Kiểm Thử Thiết Kế (Design Verification – DV) thường gặp khi phỏng vấn: “Điều gì thực sự diễn ra khi bạn gọi hàm run_test()...
bởi huyhoang | Th9 21, 2025 | RTL
Bữa trước thấy ICTC Training Center có đố 1 bài về thiết kế RTL để hiển thị một số nhị phân 8-bit ra LED 7 đoạn cathode chung. Để làm được project này thì các bạn cần nắm rõ 5 nội dung sau: Nguyên lý hoạt động của LED 7 đoạn cathode chung Cách chuyển đổi từ số nhị...
bởi huyhoang | Th9 21, 2025 | PD
Bài viết tiếp theo của anh leader PD tại Học Vi Mạch Cùng ICTCChào các bạn, sau 3 bài viết trước, hẳn các bạn đã hình dung ra được PD là làm gì rồi phải ko. Ở bài này, chúng ta hãy cũng nhau xem các bạn fresher PD cần những gì nhé? Nền tảng kiến thức Một kỹ sư...
bởi huyhoang | Th7 26, 2025 | Chia Sẻ Và Định Hướng Vi Mạch, DV
1. SystemVerilog và UVM là gì và tại sao lại quan trọng đến vậy? SystemVerilog là ngôn ngữ mở rộng từ Verilog, dùng để mô tả hành vi và kiểm thử trong thiết kế vi mạch. Còn UVM (Universal Verification Methodology) là một chuẩn khung (framework) giúp tổ chức việc viết...
