Cách Tự Học System Verilog & UVM

Cách Tự Học System Verilog & UVM

Một câu hỏi rất quen thuộc từ các bạn sinh viên mới bắt đầu tìm hiểu về mảng Design Verification (DV). Về lý thuyết, câu trả lời là hoàn toàn có thể. Có rất nhiều tài liệu, bài viết trên mạng để bạn bắt đầu.Nhưng các bạn sẽ đối mặt với rất nhiều thử thách Nhiều khái...
Physical Design – Thiết Kế Vật Lý Trong VLSI

Physical Design – Thiết Kế Vật Lý Trong VLSI

Khi nói đến việc tạo ra một con chip, nhiều người thường hình dung đến việc lập trình hay thiết kế logic. Tuy nhiên, một bước cực kỳ quan trọng nhưng ít được chú ý hơn lại chính là Physical Design – thiết kế vật lý, nơi mà những dòng mã RTL thuần logic được chuyển hóa...
Final Project Của Lớp Thiết Kế Vi Mạch Cơ Bản

Final Project Của Lớp Thiết Kế Vi Mạch Cơ Bản

Boom!  Cảm giác vỡ òa khi màn hình hiện kết quả design của bạn đã “pass” golden model – cửa ải cuối cùng trước khi “tốt nghiệp”!À quên, còn một điều kiện là coverage phải đủ nữa nha  Nhưng mà… cái cảm giác được thông báo ALL_PASSED vẫn là một điều gì...