Scripting Quan Trọng Như Thế Nào Với Design Verification Engineer?

Scripting Quan Trọng Như Thế Nào Với Design Verification Engineer?

bởi | Th8 24, 2025 | DV

1. Vai trò thầm lặng nhưng quan trọng của scripting trong design verification Nhiều người mới bắt đầu với ngành kiểm định thiết kế (design verification – dv) thường cho rằng công việc chỉ xoay quanh việc viết testbench bằng systemverilog, chạy mô phỏng và sửa...
GIẢI ĐÁP THẮC MẮC KHÓA HỌC DV NÂNG CAO SYSTEM VERILOG – UVM

GIẢI ĐÁP THẮC MẮC KHÓA HỌC DV NÂNG CAO SYSTEM VERILOG – UVM

bởi | Th8 11, 2024 | Thông báo

Sau bài viết giới thiệu lần trước, ICTC đã nhận được rất nhiều sự quan tâm và câu hỏi của các bạn về khóa học. Một trong những câu hỏi phổ biến nhất là “Những kiến thức nào cần thiết để có thể học được?”. Nên hôm nay tụi mình sẽ trả lời vấn đề này nhé. Đây...
System Verilog Là Gì? Lịch Sử, Chức Năng, Sử Dụng Trong DV, UVM

System Verilog Là Gì? Lịch Sử, Chức Năng, Sử Dụng Trong DV, UVM

bởi | Th4 18, 2024 | DV

SystemVerilog là một ngôn ngữ phát triển từ Verilog, được sử dụng chủ yếu trong thiết kế (RTL design) và kiểm tra (DV) hệ thống điện tử số. Đây là một ngôn ngữ mở rộng của Verilog, bổ sung nhiều tính năng mới nhằm hỗ trợ thiết kế phức tạp hơn và kiểm tra hiệu suất cao...