bởi huyhoang | Th8 24, 2025 | Chia Sẻ Và Định Hướng Vi Mạch
1. Vai trò thầm lặng nhưng quan trọng của scripting trong design verification Nhiều người mới bắt đầu với ngành kiểm định thiết kế (design verification – dv) thường cho rằng công việc chỉ xoay quanh việc viết testbench bằng systemverilog, chạy mô phỏng và sửa...
bởi Duy Le | Th2 22, 2025 | Kiến Thức Vi Mạch
Bên cạnh việc thiết kế RTL, một giai đoạn cực kỳ quan trọng khác trong chuồi thiết kế chip là Kiểm tra (xác minh) Thiết kế – Design Verification. Design Verification (DV) là gì? DV là quá trình kiểm tra và đảm bảo thiết kế hoạt động đúng với các yêu cầu đề ra...
bởi Đức Lê | Th1 18, 2025 | Kiến Thức Vi Mạch
Nhiều bạn khi mới tiếp cận thường nhầm lẫn rằng UVM (Universal Verification Methodology) là một ngôn ngữ lập trình. Thực tế, UVM không phải là ngôn ngữ mà là một framework được xây dựng trên nền tảng SystemVerilog. Framework này cung cấp bộ công cụ và hướng dẫn hỗ trợ...
bởi Đức Lê | Th8 11, 2024 | Thông báo
Sau bài viết giới thiệu lần trước, ICTC đã nhận được rất nhiều sự quan tâm và câu hỏi của các bạn về khóa học. Một trong những câu hỏi phổ biến nhất là “Những kiến thức nào cần thiết để có thể học được?”. Nên hôm nay tụi mình sẽ trả lời vấn đề này nhé. Đây...
bởi Huy Nguyễn | Th4 18, 2024 | Kiến Thức Vi Mạch
SystemVerilog là một ngôn ngữ phát triển từ Verilog, được sử dụng chủ yếu trong thiết kế (RTL design) và kiểm tra (DV) hệ thống điện tử số. Đây là một ngôn ngữ mở rộng của Verilog, bổ sung nhiều tính năng mới nhằm hỗ trợ thiết kế phức tạp hơn và kiểm tra hiệu suất cao...
