SystemVerilog là một ngôn ngữ phát triển từ Verilog, được sử dụng chủ yếu trong thiết kế (RTL design) và kiểm tra (DV) hệ thống điện tử số. Đây là một ngôn ngữ mở rộng của Verilog, bổ sung nhiều tính năng mới nhằm hỗ trợ thiết kế phức tạp hơn và kiểm tra hiệu suất cao hơn.

Phần 1: SystemVerilog lịch sử phát triển

Lịch sử phát triển của SystemVerilog bắt đầu từ nhu cầu mở rộng Verilog để hỗ trợ các yêu cầu thiết kế và kiểm tra phức tạp hơn. Dưới đây là một số giai đoạn chính trong lịch sử phát triển của SystemVerilog:

• Đầu những năm 2000: Các công ty và tổ chức trong ngành công nghiệp VLSI bắt đầu nhận thức được rằng Verilog, ngôn ngữ thiết kế chính thức cho hầu hết các mạch tích hợp, cần được mở rộng để đáp ứng các yêu cầu thiết kế ngày càng phức tạp hơn. Các nhà sản xuất chip như Synopsys, Cadence và Mentor Graphics đã cùng đưa ra các đề xuất để phát triển Verilog thành SystemVerilog.
• IEEE Standardization: Sau đó, IEEE (Institute of Electrical and Electronics Engineers) đã đảm nhận vai trò chính thức trong việc đặt tiêu chuẩn cho SystemVerilog. Quy trình tiêu chuẩn hóa SystemVerilog đã được bắt đầu vào khoảng năm 2002 và cuối cùng dẫn đến việc phát hành chuẩn IEEE 1800-2005 vào năm 2005.
• Phát triển UVM: Trong quá trình phát triển SystemVerilog, nhu cầu trong việc kiểm tra và xác minh (verification) các mạch tích hợp ngày càng tăng. Do đó, Universal Verification Methodology (UVM) đã được phát triển bởi một số công ty như Cadence, Mentor Graphics và Synopsys, với sự hỗ trợ của Accellera Systems Initiative. UVM trở thành một phần của chuẩn IEEE 1800-2012, là một bộ công cụ kiểm tra tiêu chuẩn trong ngành công nghệ VLSI.
• Sự lan rộng và ứng dụng: SystemVerilog và UVM đã nhanh chóng trở thành các công nghệ phổ biến và chính thức trong ngành công nghiệp điện tử, giúp các kỹ sư điện tử thiết kế và kiểm tra các mạch tích hợp phức tạp một cách hiệu quả hơn.

Phần 2: Các chức năng chính của Systemverilog

Các tính năng chính của SystemVerilog bao gồm:

• Kiểu dữ liệu phức tạp: SystemVerilog cung cấp các kiểu dữ liệu phức tạp hơn so với Verilog, bao gồm cả kiểu cấu trúc (struct), kiểu liệt kê (enum) và kiểu class (class) để hỗ trợ thiết kế mô-đun phức tạp.
• Tính năng hướng đối tượng: Với lớp (class) và đối tượng (object), SystemVerilog hỗ trợ phương pháp lập trình hướng đối tượng trong việc mô hình hóa và thiết kế các thành phần điện tử.
• Kiểm tra và kiểm định (Verification): SystemVerilog cung cấp UVM (Universal Verification Methodology) là một bộ công cụ kiểm tra tiêu chuẩn được sử dụng rộng rãi trong ngành công nghệ VLSI để kiểm tra mạch tích hợp.

Phần 3: SystemVerilog trong kiểm tra xác minh – Design verification (DV)

Systemverilog có thể được dùng trong thiết kế RTL và cả kiểm tra xác minh (DV), nhưng trong bài viết này chúng ta sẽ khảo sát việc sử dụng Systemverilog vào quá trình kiểm tra xác minh.

Những điểm mạnh và tính ứng dụng cao của Systemverilog so với Verilog trong DV có thể kể đến như:

• Assertion: SystemVerilog hỗ trợ các câu lệnh khẳng định (assertions) để xác minh tính đúng đắn của các điều kiện trong mạch tích hợp. Các assertions được sử dụng để kiểm tra các điều kiện đúng sai trong quá trình xác minh.
• Functional Coverage: SystemVerilog cung cấp các công cụ để đo lường độ bao phủ chức năng (functional coverage) của các testbench. Độ bao phủ chức năng là một chỉ số quan trọng để đảm bảo rằng tất cả các trường hợp chức năng của mạch tích hợp đã được kiểm tra.
• Constrained Randomization: SystemVerilog hỗ trợ kỹ thuật sinh ngẫu nhiên có ràng buộc (constrained randomization) để tạo ra các điểm kiểm tra đa dạng và toàn diện hơn. Việc sử dụng sinh ngẫu nhiên có ràng buộc giúp tăng khả năng phát hiện lỗi trong thiết kế.

• Transaction-Level Modeling (TLM): SystemVerilog cho phép mô hình hóa mức giao dịch (transaction-level modeling) để mô phỏng các hoạt động trao đổi dữ liệu giữa các thành phần trong mạch tích hợp.
• Interface with C/C++ (DPI-C): SystemVerilog cung cấp các tính năng để tương tác với các mã C/C++, cho phép tích hợp dễ dàng giữa các mô-đun SystemVerilog và các mô-đun phần mềm khác trong môi trường xác minh.

Phần 4: UVM

UVM là viết tắt của “Universal Verification Methodology” (Phương pháp kiểm tra tổng quát) là một thư viện được viết bằng ngôn ngữ Systemverilog, UVM được sử dụng rộng rãi để xác minh (verify) các mạch tích hợp phức tạp trước khi chúng được sản xuất.

Các đặc điểm chính của UVM bao gồm:

• Tính tổng quát (Universal): UVM là một khuôn khổ tổng quát và linh hoạt, có thể áp dụng cho nhiều loại thiết kế và môi trường xác minh khác nhau.
• Tiêu chuẩn hóa (Standardized): UVM là một tiêu chuẩn ngành, được phát triển bởi Accellera Systems Initiative, để đảm bảo tính nhất quán và sự chia sẻ giữa các công ty và tổ chức trong ngành công nghệ VLSI.
• Hỗ trợ đa mô hình (Multi-Level Modeling): UVM hỗ trợ mô hình hóa ở nhiều cấp độ khác nhau, từ mô hình mô-đun đơn giản đến mô hình hệ thống phức tạp.
• Kiểm tra tự động (Automated Testing): UVM cung cấp các công cụ và kỹ thuật để xây dựng các testbench tự động và hiệu quả, bao gồm các bộ kiểm tra tự động (testbenches), các mô hình mô phỏng (simulation models), và các kịch bản kiểm tra (test scenarios).
• Quản lý hiệu suất (Coverage and Performance Management): UVM cung cấp các công cụ để quản lý độ bao phủ (coverage) của các kiểm tra và đánh giá hiệu suất của quá trình xác minh.

UVM giúp tăng cường độ tin cậy của quá trình xác minh bằng cách cung cấp các tiêu chuẩn và kỹ thuật phát triển một cách có cấu trúc, cho phép các kỹ sư điện tử kiểm tra và xác minh tính chính xác, độ bao phủ, và tính toàn diện của các thiết kế VLSI. UVM cũng đóng vai trò quan trọng trong việc giảm thiểu thời gian và chi phí của quá trình xác minh, đảm bảo rằng các sản phẩm điện tử được phát triển đạt được chất lượng cao và tuân thủ các tiêu chuẩn ngành.

Phần 5: Lời kết

Khi mà càng ngày các con chip càng trở nên phức tạp hơn thì chúng ta cần có 1 môi trường kiểm tra mạnh mẽ. Việc học systemverilog cũng như UVM có thể tham khảo từ internet và 1 số đầu sách miễn phí nhưng các bạn có thể gặp khó khăn trong việc ứng dụng vào thực tiễn công việc.

Hiểu được điều đó sắp tới ICTC sẽ cung cấp khóa học DV advanced. Khóa học tập trung phần tích cấu trúc dữ liệu của Systemverilog và UVM, đồng thời ứng dụng vào thiết kế VIP (Verification IP) và tạo testbench cho quá trình kiểm tra IP và với kiến thức về systemverilog và UVM sẽ là một điểm cộng rất lớn khi bạn phỏng vấn vào vị trí DV.

Để chuẩn bị tham gia khóa học này, các bạn có thể bắt đầu trau dồi kiến thức và kĩ năng qua khóa Thiết Kế Vi Mạch Cơ Bản IC Overview nhé!