Chào các bạn, trong bài viết này mình sẽ chia sẻ về Register Abstraction Layer (RAL), một cách tiếp cận giúp việc verify register bớt rối và dễ kiểm soát hơn khi thiết kế ngày càng phức tạp
Hầu như DV engineer nào cũng từng đi qua một giai đoạn như vậy. Ở những project nhỏ đầu tiên, việc verify register khá nhẹ nhàng vì DUT chỉ gồm vài chục thanh ghi. Test thường được viết theo cách rất trực tiếp như ghi địa chỉ, đọc lại giá trị, so sánh rồi kết luận. Với quy mô nhỏ, chỉ cần vài trăm dòng code là đã có thể cover hầu hết các trường hợp, mọi thứ vẫn còn nằm trong tầm kiểm soát. Tuy nhiên, khi thiết kế bắt đầu mở rộng, số lượng register tăng lên hàng trăm, thậm chí hàng nghìn, và RTL spec liên tục thay đổi trong quá trình phát triển, cách làm cũ dần bộc lộ nhiều hạn chế. Testbench trở nên cồng kềnh, khó đọc và khó bảo trì, trong khi chỉ một thay đổi nhỏ liên quan đến register trong RTL spec cũng có thể khiến hàng loạt test fail theo dây chuyền. Chính ở giai đoạn này, UVM Register Model bắt đầu cho thấy vai trò và giá trị thực sự của nó.
UVM Register Model, hay Register Abstraction Layer (RAL), thực chất không phải là một khái niệm quá phức tạp hay mang tính học thuật cao. Về bản chất, nó chỉ là một mô hình logic của toàn bộ hệ thống thanh ghi trong DUT, được xây dựng trực tiếp từ RTL spec. Thay vì để testbench phải tự ghi nhớ địa chỉ thanh ghi, vị trí từng bit hay giá trị reset của mỗi field, RegModel tập trung toàn bộ những thông tin đó vào một cấu trúc thống nhất. Nhờ vậy, testbench có thể làm việc ở mức trừu tượng cao hơn, chỉ cần quan tâm đến các khái niệm quen thuộc trong spec như tên register, tên field và quyền truy cập.
Tuy nhiên, nếu chỉ sử dụng RegModel để đọc và ghi thanh ghi thì mới chỉ khai thác được một phần rất nhỏ giá trị của nó. Điểm mạnh thực sự của RegModel nằm ở khả năng mô tả và hiểu rõ hành vi của từng field như field nào là read-only, field nào read-write, field nào có cơ chế write-one-to-clear, hay giá trị reset cụ thể của từng field. Khi testbench tận dụng được những thông tin này, các bài test như kiểm tra giá trị mặc định sau reset hay kiểm tra khả năng đọc ghi của register, vốn trước đây phải viết thủ công và lặp đi lặp lại, có thể được tự động hóa ở mức rất cao. RegModel duy trì giá trị kỳ vọng của mỗi register, so sánh với giá trị đọc về từ DUT và chỉ ra sai lệch khi có vấn đề, giúp phát hiện sớm những lỗi tinh vi nhưng dễ bị bỏ sót.
Trong các team DV đã có quy trình làm việc tương đối hoàn chỉnh, RegModel hiếm khi được viết tay. Thay vào đó, nó thường được sinh tự động từ RTL spec, nếu RTL spec có vấn đề, test sẽ fail sớm ngay từ đầu. Nếu RTL code triển khai không đúng với spec, RegModel sẽ là lớp đầu tiên chỉ ra sự không khớp này. RegModel giống như một cơ chế kiểm soát thầm lặng nhưng hiệu quả, giúp DV engineer không phải suy đoán thiết kế đang hoạt động như thế nào, mà có một cơ sở rõ ràng để kiểm chứng và đánh giá.
