Một câu hỏi rất quen thuộc từ các bạn sinh viên mới bắt đầu tìm hiểu về mảng Design Verification (DV).
Về lý thuyết, câu trả lời là hoàn toàn có thể. Có rất nhiều tài liệu, bài viết trên mạng để bạn bắt đầu.
Nhưng các bạn sẽ đối mặt với rất nhiều thử thách
- Nhiều khái niệm mới, đặc biệt là khi bước vào UVM.
- Cấu trúc testbench phức tạp, khó hiểu, dễ nản.
- Dễ rơi vào tình trạng học vẹt, không biết ứng dụng vào đâu.
- Debug lỗi mà không biết hỏi ai, không biết sai ở đâu.
Nếu bạn chưa biết bắt đầu từ đâu thì có thể tham khảo thử lộ trình nội dung học SystemVerilog & UVM tại ICTC – IC Training Center Vietnam như hình bên dưới nhé. Đây là những gì tụi mình đã tổng hợp, rút gọn từ kinh nghiệm đi làm, phỏng vấn và cả hướng dẫn nhiều bạn đã pass các vị trí DV intern/fresher.
Hi vọng nó sẽ hữu ích cho những ai đang bắt đầu hành trình khám phá mảng Verification này, giúp bạn có một cái nhìn rõ ràng hơn về “học SV & UVM là học những gì?” và “nên đi theo trình tự ra sao?”
