bởi huyhoang | Th3 13, 2025 | DV
Trong quy trình kiểm tra thiết kế vi mạch (Design Verification – DV), hai phương pháp phổ biến là Directed Test và Constrained Random Test, mỗi phương pháp có ưu và nhược điểm riêng, phù hợp với các giai đoạn khác nhau trong quá trình kiểm tra. Directed Test là...
bởi Duy Le | Th2 22, 2025 | DV, Others
Bên cạnh việc thiết kế RTL, một giai đoạn cực kỳ quan trọng khác trong chuồi thiết kế chip là Kiểm tra (xác minh) Thiết kế – Design Verification. Design Verification (DV) là gì? DV là quá trình kiểm tra và đảm bảo thiết kế hoạt động đúng với các yêu cầu đề ra...
bởi Đức Lê | Th1 29, 2025 | DV
Trong bài trước, chúng ta đã tìm hiểu sự khác biệt giữa SystemVerilog (SV) và UVM. Vậy làm thế nào để tiếp cận SystemVerilog cho mục đích verification và UVM một cách hiệu quả? Để bắt đầu, bạn nên tập trung vào các khái niệm cốt lõi sau đây: Data Type: bit, logic,...
bởi Đức Lê | Th1 18, 2025 | DV
Nhiều bạn khi mới tiếp cận thường nhầm lẫn rằng UVM (Universal Verification Methodology) là một ngôn ngữ lập trình. Thực tế, UVM không phải là ngôn ngữ mà là một framework được xây dựng trên nền tảng SystemVerilog. Framework này cung cấp bộ công cụ và hướng dẫn hỗ trợ...
bởi Huy Nguyễn | Th7 31, 2024 | DV
Phần 1: Khái niệm về VIP Trong bài viết trước, chúng ta đã khám phá UVM và cấu trúc cơ bản của một UVM testbench. UVM là gì? Các công ty đang yêu cầu kỹ năng gì từ kỹ sư Design Verification? (ictc.edu.vn) Hôm nay, chúng ta sẽ tiếp tục với một ứng dụng quan trọng của...
bởi Huy Nguyễn | Th7 21, 2024 | DV, Khoa-Hoc-DV
Phần 1: Các công ty đang yêu cầu kỹ năng gì từ kỹ sư verification (DV) Các công ty trong lĩnh vực thiết kế vi mạch tích hợp (VLSI) luôn tìm kiếm những kỹ sư Verification (DV) có kỹ năng và kiến thức sâu rộng nhằm đảm bảo chất lượng và hiệu suất của sản phẩm. Khi các...
