bởi huyhoang | Th1 20, 2026 | DV
Quiz tuần trước khá nhẹ, nên cuối tuần này cùng mình và Học Vi Mạch Cùng ICTC đổi gió với một quiz khó hơn một chút về OOP và inheritance trong SystemVerilog. Class, inheritance và method override là những khái niệm xuất hiện rất thường xuyên trong...
bởi huyhoang | Th1 4, 2026 | DV
Chào các bạn, sau vài tuần chia sẻ về các chủ đề kỹ thuật, tuần này cùng mình và Học Vi Mạch Cùng ICTC đổi không khí một chút, cùng nhìn lại những sai lầm thường gặp của người mới khi bắt đầu với Verification. Hầu hết những ai mới bắt đầu với Design...
bởi huyhoang | Th10 24, 2025 | DV
Chào các bạn, hôm nay mình cùng Học Vi Mạch Cùng ICTC sẽ nói về một chủ đề quen thuộc nhưng luôn khiến nhiều kỹ sư verification băn khoăn: Direct Test và Random Test, đâu là lựa chọn tốt hơn? Thực ra, cả hai đều cần thiết. Nếu ví quá trình kiểm thử như lái...
bởi huyhoang | Th8 24, 2025 | DV
1. Vai trò thầm lặng nhưng quan trọng của scripting trong design verification Nhiều người mới bắt đầu với ngành kiểm định thiết kế (design verification – dv) thường cho rằng công việc chỉ xoay quanh việc viết testbench bằng systemverilog, chạy mô phỏng và sửa...
bởi huyhoang | Th8 7, 2025 | DV
1. VIP là gì trong lĩnh vực Design Verification? VIP trong lĩnh vực Design Verification không phải là “Very Important Person” như nhiều người thường nghĩ. Trong bối cảnh xác minh thiết kế số, VIP là viết tắt của Verification IP – một khối kiểm thử được...
bởi huyhoang | Th7 26, 2025 | Chia Sẻ Và Định Hướng Vi Mạch, DV
1. SystemVerilog và UVM là gì và tại sao lại quan trọng đến vậy? SystemVerilog là ngôn ngữ mở rộng từ Verilog, dùng để mô tả hành vi và kiểm thử trong thiết kế vi mạch. Còn UVM (Universal Verification Methodology) là một chuẩn khung (framework) giúp tổ chức việc viết...
