bởi huyhoang | Th2 15, 2026 | DV
Việc pass vòng phỏng vấn chỉ là bước khởi đầu. Từ thời điểm này, hành trình thực sự trong ngành vi mạch nói chung và lĩnh vực DV (Design Verification) nói riêng chỉ mới bắt đầu. DV không chỉ là viết testbench hay chạy simulation, mà là một quá trình rèn luyện tư duy...
bởi huyhoang | Th2 13, 2026 | DV
Chào các bạn, hôm nay cùng mình và Học Vi Mạch Cùng ICTC sẽ tìm hiểu một concept nền tảng trong SystemVerilog, giúp giải quyết các bài toán đồng bộ, đó là semaphore. Những ngày đầu học Design Verification, hầu như thứ gì cũng mới. RTL còn có thể lần mò vì...
bởi huyhoang | Th1 4, 2026 | DV
Chào các bạn, sau vài tuần chia sẻ về các chủ đề kỹ thuật, tuần này cùng mình và Học Vi Mạch Cùng ICTC đổi không khí một chút, cùng nhìn lại những sai lầm thường gặp của người mới khi bắt đầu với Verification. Hầu hết những ai mới bắt đầu với Design...
bởi huyhoang | Th12 27, 2025 | DV
Chào các bạn, trong bài viết này mình sẽ chia sẻ về Register Abstraction Layer (RAL), một cách tiếp cận giúp việc verify register bớt rối và dễ kiểm soát hơn khi thiết kế ngày càng phức tạp Hầu như DV engineer nào cũng từng đi qua một giai đoạn như vậy. Ở những...
bởi huyhoang | Th10 24, 2025 | DV
Chào các bạn, hôm nay mình cùng Học Vi Mạch Cùng ICTC sẽ nói về một chủ đề quen thuộc nhưng luôn khiến nhiều kỹ sư verification băn khoăn: Direct Test và Random Test, đâu là lựa chọn tốt hơn? Thực ra, cả hai đều cần thiết. Nếu ví quá trình kiểm thử như lái...
bởi huyhoang | Th9 26, 2025 | DV
1. Câu hỏi phỏng vấn “kinh điển” cho kỹ sư DV: run_test() trong UVM 🧐 Hôm nay, chúng ta sẽ cùng mổ xẻ một câu hỏi mà các kỹ sư Kiểm Thử Thiết Kế (Design Verification – DV) thường gặp khi phỏng vấn: “Điều gì thực sự diễn ra khi bạn gọi hàm run_test()...
