Semaphore trong Systemverilog

Semaphore trong Systemverilog

bởi | Th2 13, 2026 | DV

Chào các bạn, hôm nay cùng mình và Học Vi Mạch Cùng ICTC sẽ tìm hiểu một concept nền tảng trong SystemVerilog, giúp giải quyết các bài toán đồng bộ, đó là semaphore. Những ngày đầu học Design Verification, hầu như thứ gì cũng mới. RTL còn có thể lần mò vì...
Tại Sao RTL Lại Cần Thiết Trong Thiết Kế Vi Mạch?

Tại Sao RTL Lại Cần Thiết Trong Thiết Kế Vi Mạch?

bởi | Th2 11, 2026 | RTL

Các bạn sinh viên ngành thiết kế vi mạch viết RTL hằng ngày, vậy có khi nào tự đặt câu hỏi tại sao lại RTL lại xuất hiện không nè?Trong thiết kế vi mạch, về mặt lý thuyết, chúng ta hoàn toàn có thể mô tả một con chip bằng netlist thuần túy. Từng cổng logic, từng...
BÀI 9: IR-Drop Trong Physical Design

BÀI 9: IR-Drop Trong Physical Design

bởi | Th2 7, 2026 | PD

Mời các bạn theo dõi bài viết tiếp theo của anh PD lead của Học Vi Mạch Cùng ICTC nhé—–Chào các bạn, sau các bài viết về congestion, timing violation và CTS, hôm nay chúng ta sẽ cùng đến với chủ đề cuối cùng trong chuỗi series về các thách thức...
Một ngày làm việc của kỹ sư RTL Design

Một ngày làm việc của kỹ sư RTL Design

bởi | Th1 22, 2026 | RTL

Mấy nay 2 anh DV lead với PD lead viết bài nhiều quá nên nay phải viết bài về RTL design cho cân bằng lại mới được . Tính ra nợ bài này cũng lâu rồi, y như cái cách nợ Học Vi Mạch Cùng ICTC lớp RTLA vậy. Mời các bạn xem bài viết về một ngày làm việc...