Các bạn sinh viên ngành thiết kế vi mạch viết RTL hằng ngày, vậy có khi nào tự đặt câu hỏi tại sao lại RTL lại xuất hiện không nè?
Trong thiết kế vi mạch, về mặt lý thuyết, chúng ta hoàn toàn có thể mô tả một con chip bằng netlist thuần túy. Từng cổng logic, từng flip-flop, từng kết nối đều có thể làm tay được. Tuy nhiên, khi quy mô thiết kế tăng lên, cách tiếp cận này nhanh chóng trở nên không khả thi. Số lượng phần tử quá lớn khiến việc thiết kế, kiểm soát và debug ở mức gate gần như là bất khả thi.
Chính vì vậy, RTL (Register Transfer Level) ra đời để giải quyết chính bài toán đó. Thay vì mô tả phần cứng ở mức cổng logic, RTL cho phép chúng ta mô tả thiết kế ở mức trừu tượng cao hơn, nơi engineer tập trung vào cách hệ thống vận hành theo từng chu kỳ clock. Ở mức này, người thiết kế không còn quan tâm tới từng gate cụ thể, mà quan tâm tới cách dữ liệu được lưu trữ và luân chuyển trong hệ thống.
Cụ thể, RTL giúp chúng ta mô tả rõ ràng:
- Dữ liệu được lưu ở đâu (register)
- Dữ liệu di chuyển như thế nào giữa các register
- Logic hoạt động ra sao theo từng chu kỳ clock
Nhờ cách tiếp cận này, RTL cho phép engineer lập trình hành vi của phần cứng, thay vì phải vẽ tay từng cổng logic một. Đây là điểm khác biệt cốt lõi giữa RTL và netlist thuần túy, đó là RTL mô tả ý đồ thiết kế, còn netlist chỉ là kết quả triển khai của ý đồ đó.
Chính vì vậy, RTL thường được xem là Functional Truth of the Chip. Nó chưa phải là silicon, nhưng là phiên bản đầu tiên của con chip có thể mô phỏng, kiểm chứng và thực thi được. Mọi công cụ phía sau từ simulation, verification cho tới synthesis đều dựa trên RTL.
Nếu không có RTL, toàn bộ flow thiết kế chip gần như không thể vận hành. Không có định nghĩa chức năng rõ ràng, không có baseline để mô phỏng, không có đầu vào cho synthesis và cũng không có reference cho verification. Nói cách khác, RTL chính là nền móng cho toàn bộ hành trình đi từ ý tưởng tới silicon.
Ở mức trừu tượng cao hơn nữa, người ta có thể tiếp cận thiết kế bằng High-Level Design, chẳng hạn như SystemC hoặc các công cụ High-Level Synthesis (HLS). Cách tiếp cận này cho phép mô tả hệ thống ở gần mức thuật toán, rất thuận tiện cho việc explore kiến trúc, đánh giá hiệu năng hoặc so sánh các phương án thiết kế khác nhau trong giai đoạn sớm.
Tuy nhiên, High-Level Design không thay thế được RTL. Cuối cùng, mọi mô tả ở mức cao đều phải được chuyển đổi về RTL trước khi đi vào synthesis. Việc phải trải qua thêm một bước sinh RTL trung gian khiến khả năng sai lệch giữa ý đồ ban đầu và RTL sinh ra tăng lên. Trong thực tế, RTL được sinh tự động từ HLS thường khó đọc, khó debug, không thân thiện cho verification và cũng không tối ưu bằng RTL viết tay trong nhiều trường hợp yêu cầu kiểm soát chặt chẽ về timing, area hoặc power.
Hình ảnh: st
