5 LỖI PHỔ BIẾN TRONG THIẾT KẾ RTL

5 LỖI PHỔ BIẾN TRONG THIẾT KẾ RTL

bởi | Th5 17, 2025 | Kiến Thức Vi Mạch

Phần 1: Latch Inference Trong thiết kế mạch số bằng Verilog, một vấn đề thường gặp là latch inference – hiện tượng công cụ mô phỏng hoặc tổng hợp tự động suy diễn ra một phần tử lưu trữ (latch) mà designer có thể không hề mong muốn. Khi nào latch inference xảy...