RTL LINT – 5 LỖI PHỔ BIẾN KHI THIẾT KẾ RTL

RTL LINT – 5 LỖI PHỔ BIẾN KHI THIẾT KẾ RTL

bởi | Th5 17, 2025 | RTL

1. Latch Inference Trong thiết kế mạch số bằng Verilog, một vấn đề thường gặp là latch inference – hiện tượng công cụ mô phỏng hoặc tổng hợp tự động suy diễn ra một phần tử lưu trữ (latch) mà designer có thể không hề mong muốn. Khi nào latch inference xảy ra?...
Register – Thanh Ghi Là Gì ? Tổng quan về SISO & PIPO

Register – Thanh Ghi Là Gì ? Tổng quan về SISO & PIPO

bởi | Th1 21, 2025 | RTL

Lưu ý: Để đọc hiểu bài viết này các đọc giả cần phải biết kiến thức về D Flip-flop và bộ MUX. I. Register (thanh ghi) là gì? Register là một bộ nhớ lưu trữ nhỏ và tạm thời. Đóng vai trò quan trọng trong việc lưu dữ liệu mà CPU yêu cầu để xử lý ngay lập tức. Register...
Giới thiệu và So sánh các Giao thức APB, AHB, và AXI

Giới thiệu và So sánh các Giao thức APB, AHB, và AXI

bởi | Th6 1, 2024 | Others, RTL

APB, AHB, và AXI là các giao thức bên trong chip (on-chip protocol) thuộc họ AMBA, được tạo ra bởi ARM nhằm để kết nối các IP trong cùng một con chip lại với nhau. Ba giao thức này khác nhau ở độ phức tạp, thông lượng (throughput), và loại duplex (half-duplex hay...