Nội dung:

• Tổng quan về SystemVerilog và vai trò của nó trong lĩnh vực verification
• Tìm hiểu cấu trúc dữ liệu trong SystemVerilog
• Khám phá các kiểu dữ liệu: Arrays, Structure, Queue

• Kiểm tra FIFO DUT
• Kiểm tra SRAM DUT
• Ứng dụng Array để xây dựng mô hình tham chiếu (Reference Model)

• Tổng quan về SystemVerilog và vai trò của nó trong lĩnh vực verification
• Tìm hiểu cấu trúc dữ liệu trong SystemVerilog
• Khám phá các kiểu dữ liệu: Arrays, Structure, Queue

Thực hành:

• Kiểm tra FIFO DUT
• Kiểm tra SRAM DUT
• Ứng dụng Array để xây dựng mô hình tham chiếu (Reference Model)

• Hiểu và sử dụng Control Flow và Loop trong SystemVerilog
• Khám phá Dynamic Process và các phương thức đồng bộ dữ liệu
• Tìm hiểu chi tiết về Task và Function
• Làm quen với SystemVerilog Package

• Sử dụng Semaphore để đồng bộ hóa các luồng dữ liệu.
• Ứng dụng Dynamic Process trong việc xây dựng testbench để kiểm tra Encoder DUT

• Hiểu và sử dụng Control Flow và Loop trong SystemVerilog
• Khám phá Dynamic Process và các phương thức đồng bộ dữ liệu
• Tìm hiểu chi tiết về Task và Function
• Làm quen với SystemVerilog Package

Thực hành:

• Sử dụng Semaphore để đồng bộ hóa các luồng dữ liệu.
• Ứng dụng Dynamic Process trong việc xây dựng testbench để kiểm tra Encoder DUT

• Khám phá các cơ chế Đồng bộ hóa và Giao tiếp dữ liệu bằng Semaphore và Mailbox
• Tìm hiểu các đặc trưng của Lập trình hướng đối tượng (OOP) trong SystemVerilog
• Làm quen với Class và Interface

• Kết nối và trao đổi dữ liệu giữa các Class bằng cách sử dụng Mailbox
• Tìm hiểu về thiết kế DUT Converter (chuyển đổi dữ liệu song song sang nối tiếp) và xây dựng mô hình testbench ứng dụng Class

• Khám phá các cơ chế Đồng bộ hóa và Giao tiếp dữ liệu bằng Semaphore và Mailbox
• Tìm hiểu các đặc trưng của Lập trình hướng đối tượng (OOP) trong SystemVerilog
• Làm quen với Class và Interface

Thực hành:

• Kết nối và trao đổi dữ liệu giữa các Class bằng cách sử dụng Mailbox
• Tìm hiểu về thiết kế DUT Converter (chuyển đổi dữ liệu song song sang nối tiếp) và xây dựng mô hình testbench ứng dụng Class

• Phân tích các khái niệm nâng cao trong Class, bao gồm: Tính thừa kế (inheritance), Tính ảo (virtual) và đa hình (polymorphism)
• Tìm hiểu mô hình testbench với sự phân tách giữa phần tĩnh và phần động
• Nghiên cứu phương pháp tối ưu hóa quy trình kiểm tra: chạy nhiều test case chỉ với một lần compile

• Xây dựng một mô hình testbench hoàn chỉnh sử dụng SystemVerilog
• Áp dụng kỹ thuật chạy nhiều test case trong một lần compile để kiểm tra hiệu quả

• Phân tích các khái niệm nâng cao trong Class, bao gồm: Tính thừa kế (inheritance), Tính ảo (virtual) và đa hình (polymorphism)
• Tìm hiểu mô hình testbench với sự phân tách giữa phần tĩnh và phần động
• Nghiên cứu phương pháp tối ưu hóa quy trình kiểm tra: chạy nhiều test case chỉ với một lần compile

Thực hành:

• Xây dựng một mô hình testbench hoàn chỉnh sử dụng SystemVerilog
• Áp dụng kỹ thuật chạy nhiều test case trong một lần compile để kiểm tra hiệu quả

• Tìm hiểu về Randomization và Constraint trong systemverilog
• Nghiên cứu cơ chế hoạt động của Randomize khi kết hợp với các tùy chọn từ công cụ kiểm tra (Tool Options)

• Tìm hiểu cơ bản về giao thức UART, ứng dụng Randomize và Constraint để tạo các UART transaction
• Khám phá giao thức I2C, sử dụng Randomize và Constraint để cấu hình các thông số timing cho DUT I2C.

• Tìm hiểu về Randomization và Constraint trong systemverilog
• Nghiên cứu cơ chế hoạt động của Randomize khi kết hợp với các tùy chọn từ công cụ kiểm tra (Tool Options)

Thực hành:

• Tìm hiểu cơ bản về giao thức UART, ứng dụng Randomize và Constraint để tạo các UART transaction
• Khám phá giao thức I2C, sử dụng Randomize và Constraint để cấu hình các thông số timing cho DUT I2C.

• Tìm hiểu về Assertion, các loại Assertion, và vai trò của chúng trong việc đảm bảo tính chính xác của hệ thống
• Nghiên cứu về Functional Coverage: cách tạo, thu thập dữ liệu và phân tích để đánh giá mức độ kiểm tra

• Tìm hiểu cơ bản về giao thức APB
• Ứng dụng Assertion để kiểm tra tính chính xác của APB Bus.
• Nghiên cứu thiết kế 8-bit Counter DUT và Áp dụng Functional Coverage để đảm bảo rằng mọi chức năng của DUT đều được kiểm tra đầy đủ

• Tìm hiểu về Assertion, các loại Assertion, và vai trò của chúng trong việc đảm bảo tính chính xác của hệ thống
• Nghiên cứu về Functional Coverage: cách tạo, thu thập dữ liệu và phân tích để đánh giá mức độ kiểm tra

Thực hành:

• Tìm hiểu cơ bản về giao thức APB
• Ứng dụng Assertion để kiểm tra tính chính xác của APB Bus.
• Nghiên cứu thiết kế 8-bit Counter DUT và Áp dụng Functional Coverage để đảm bảo rằng mọi chức năng của DUT đều được kiểm tra đầy đủ

• Giới thiệu về đồ án 1.
• Tìm hiểu chi tiết về giao thức APB: cấu trúc, nguyên lý hoạt động, và các tín hiệu quan trọng
• Phân tích yêu cầu và hướng dẫn xây dựng các khối chức năng trong Testbench

• Vẽ sơ đồ khối của Testbench để minh họa cấu trúc tổng thể
• Xây dựng Verification Plan (VPlan), định nghĩa các mục tiêu và chiến lược kiểm tra
• Phát triển các thành phần cơ bản của Testbench (Stimulus, Driver, Monitor, Scoreboard)
• Tạo Test Case và Checker để phát hiện các bug trong RTL

• Giới thiệu về đồ án 1.
• Tìm hiểu chi tiết về giao thức APB: cấu trúc, nguyên lý hoạt động, và các tín hiệu quan trọng
• Phân tích yêu cầu và hướng dẫn xây dựng các khối chức năng trong Testbench

Thực hành:

• Vẽ sơ đồ khối của Testbench để minh họa cấu trúc tổng thể
• Xây dựng Verification Plan (VPlan), định nghĩa các mục tiêu và chiến lược kiểm tra
• Phát triển các thành phần cơ bản của Testbench (Stimulus, Driver, Monitor, Scoreboard)
• Tạo Test Case và Checker để phát hiện các bug trong RTL

• Giới thiệu về UVM trong verification: Khái quát về Universal Verification Methodology (UVM), cách thức UVM hỗ trợ việc xây dựng testbench và nâng cao hiệu quả trong quy trình verification.
• Cấu trúc UVM testbench: 
  • IP level: Xây dựng testbench cho một IP đơn lẻ, kiểm tra các chức năng cơ bản của IP đó
  • SoC level: Xây dựng testbench để kiểm tra toàn bộ hệ thống, bao gồm các IPs và cách thức tương tác giữa chúng.
• Tìm hiểu các phases trong UVM, như build, connect, run, shutdown, và final, và cách các hoạt động trong từng phase ảnh hưởng đến các khối chức năng của UVM
• Khám phá quy trình thực hiện một UVM Test, các hoạt động trong test

• Tìm hiểu về AHB Protocol (Advanced High-performance Bus)
• Xây dựng UVM environment cơ bản cho IP level
• Ứng dụng UVM để xây dựng mô hình Testbench dùng để kiểm tra BUS Bridge trong hệ thống

• Giới thiệu về UVM trong verification: Khái quát về Universal Verification Methodology (UVM), cách thức UVM hỗ trợ việc xây dựng testbench và nâng cao hiệu quả trong quy trình verification.
• Cấu trúc UVM testbench: 
• IP level: Xây dựng testbench cho một IP đơn lẻ, kiểm tra các chức năng cơ bản của IP đó
• SoC level: Xây dựng testbench để kiểm tra toàn bộ hệ thống, bao gồm các IPs và cách thức tương tác giữa chúng.
• Tìm hiểu các phases trong UVM, như build, connect, run, shutdown, và final, và cách các hoạt động trong từng phase ảnh hưởng đến các khối chức năng của UVM
• Khám phá quy trình thực hiện một UVM Test, các hoạt động trong test

Thực hành:

• Tìm hiểu về AHB Protocol (Advanced High-performance Bus)
• Xây dựng UVM environment cơ bản cho IP level
• Ứng dụng UVM để xây dựng mô hình Testbench dùng để kiểm tra BUS Bridge trong hệ thống

• UVM agent: Giới thiệu về UVM Agent, thành phần đóng vai trò trung gian trong việc kết nối giữa sequencer và driver, giúp tạo ra các stimuli cho DUT
• UVM sequencer: Tìm hiểu về UVM Sequencer, trách nhiệm của nó trong việc chọn và cung cấp các sequence item cho driver thông qua giao tiếp với driver
• UVM driver: Khám phá cách thức UVM Driver làm nhiệm vụ nhận các sequence items từ sequencer và sử dụng chúng để điều khiển tín hiệu đến DUT
• UVM sequence item: Tìm hiểu về UVM Sequence Item, một đối tượng dữ liệu được gửi qua sequencer và driver để điều khiển DUT
• UVM sequence: Tìm hiểu về UVM Sequence, chuỗi các sequence items được sử dụng để mô phỏng các tình huống kiểm tra cụ thể trong DUT
• Giải thích cơ chế handshake giữa driver và sequencer, giúp đảm bảo rằng driver nhận và xử lý đúng các sequence item từ sequencer

• Thực hành coding cho sequence để truyền dữ liệu tới driver thông qua sequencer và nhận lại dữ liệu từ driver
• Thực hiện UVM Driver hỗ trợ lái giao thức AHB Protocol, ứng dụng cơ chế driver-sequencer handshake để đảm bảo tính chính xác trong việc điều khiển tín hiệu từ DUT
• Tạo và cấu hình test case sử dụng UVM, đảm bảo quy trình kiểm tra diễn ra chính xác và hiệu quả khi ứng dụng driver-sequencer handshake trong việc xác thực giao thức AHB

• UVM agent: Giới thiệu về UVM Agent, thành phần đóng vai trò trung gian trong việc kết nối giữa sequencer và driver, giúp tạo ra các stimuli cho DUT
• UVM sequencer: Tìm hiểu về UVM Sequencer, trách nhiệm của nó trong việc chọn và cung cấp các sequence item cho driver thông qua giao tiếp với driver
• UVM driver: Khám phá cách thức UVM Driver làm nhiệm vụ nhận các sequence items từ sequencer và sử dụng chúng để điều khiển tín hiệu đến DUT
• UVM sequence item: Tìm hiểu về UVM Sequence Item, một đối tượng dữ liệu được gửi qua sequencer và driver để điều khiển DUT
• UVM sequence: Tìm hiểu về UVM Sequence, chuỗi các sequence items được sử dụng để mô phỏng các tình huống kiểm tra cụ thể trong DUT
• Giải thích cơ chế handshake giữa driver và sequencer, giúp đảm bảo rằng driver nhận và xử lý đúng các sequence item từ sequencer

Thực hành:

• Thực hành coding cho sequence để truyền dữ liệu tới driver thông qua sequencer và nhận lại dữ liệu từ driver
• Thực hiện UVM Driver hỗ trợ lái giao thức AHB Protocol, ứng dụng cơ chế driver-sequencer handshake để đảm bảo tính chính xác trong việc điều khiển tín hiệu từ DUT
• Tạo và cấu hình test case sử dụng UVM, đảm bảo quy trình kiểm tra diễn ra chính xác và hiệu quả khi ứng dụng driver-sequencer handshake trong việc xác thực giao thức AHB

• UVM TLM: Giới thiệu về UVM TLM, cơ chế giao tiếp giữa các khối trong UVM thông qua việc truyền các transactions
• UVM monitor: Khối giám sát giúp quan sát và thu thập dữ liệu từ DUT trong suốt quá trình kiểm tra
• UVM scoreboard: Khối đánh giá và kiểm tra kết quả từ DUT, so sánh với mô hình tham chiếu để phát hiện các lỗi hoặc bất thường trong thiết kế
• UVM config db: Cơ chế cấu hình dữ liệu giữa các khối trong testbench, cho phép chia sẻ và truy xuất thông tin cấu hình giữa các component khác nhau

• Thực hiện việc truyền dữ liệu qua các khối component trong testbench sử dụng UVM TLM, giúp dễ dàng quản lý và kiểm soát giao tiếp giữa các thành phần
• Sử dụng UVM Config DB để truyền và chia sẻ dữ liệu cấu hình giữa các khối component, đảm bảo rằng các thông số và cài đặt cần thiết có thể được sử dụng một cách linh hoạt và hiệu quả
• Thiết kế và triển khai UVM Monitor để quan sát và kiểm tra AHB protocol, thu thập dữ liệu từ DUT và giúp đảm bảo rằng giao thức AHB hoạt động đúng

• UVM TLM: Giới thiệu về UVM TLM, cơ chế giao tiếp giữa các khối trong UVM thông qua việc truyền các transactions
• UVM monitor: Khối giám sát giúp quan sát và thu thập dữ liệu từ DUT trong suốt quá trình kiểm tra
• UVM scoreboard: Khối đánh giá và kiểm tra kết quả từ DUT, so sánh với mô hình tham chiếu để phát hiện các lỗi hoặc bất thường trong thiết kế
• UVM config db: Cơ chế cấu hình dữ liệu giữa các khối trong testbench, cho phép chia sẻ và truy xuất thông tin cấu hình giữa các component khác nhau

Thực hành:

• Thực hiện việc truyền dữ liệu qua các khối component trong testbench sử dụng UVM TLM, giúp dễ dàng quản lý và kiểm soát giao tiếp giữa các thành phần
• Sử dụng UVM Config DB để truyền và chia sẻ dữ liệu cấu hình giữa các khối component, đảm bảo rằng các thông số và cài đặt cần thiết có thể được sử dụng một cách linh hoạt và hiệu quả
• Thiết kế và triển khai UVM Monitor để quan sát và kiểm tra AHB protocol, thu thập dữ liệu từ DUT và giúp đảm bảo rằng giao thức AHB hoạt động đúng

• UVM message system: Tìm hiểu các loại thông điệp (info, warning, error, fatal) và cách sử dụng chúng để quản lý thông tin trong quá trình verification
• UVM report catcher: Công cụ giúp thu thập và xử lý các báo cáo lỗi, cảnh báo, và thông tin từ các component
• Review UVM testbench và cách xây dựng môi trường: Tổng quan về cách xây dựng môi trường test trong UVM, Đánh giá lại cấu trúc và các thành phần của UVM testbench, như agents, drivers, monitors, và scoreboards, và cách kết hợp chúng để tạo ra môi trường kiểm tra hoàn chỉnh

• UVM message system: Tìm hiểu các loại thông điệp (info, warning, error, fatal) và cách sử dụng chúng để quản lý thông tin trong quá trình verification
• UVM report catcher: Công cụ giúp thu thập và xử lý các báo cáo lỗi, cảnh báo, và thông tin từ các component
• Review UVM testbench và cách xây dựng môi trường: Tổng quan về cách xây dựng môi trường test trong UVM, Đánh giá lại cấu trúc và các thành phần của UVM testbench, như agents, drivers, monitors, và scoreboards, và cách kết hợp chúng để tạo ra môi trường kiểm tra hoàn chỉnh

Thực hành:

• Bài Tập Về UVM

• Giới thiệu về mục tiêu và yêu cầu của Đồ án 2, trong đó xây dựng UART VIP (Verification IP). Tìm hiểu về cách thiết kế và ứng dụng VIP để kiểm tra tính đúng đắn của giao thức UART
• Phân tích và hiểu rõ về UART (Universal Asynchronous Receiver/Transmitter) protocol, các đặc điểm của nó, các tín hiệu liên quan, cách thức truyền và nhận dữ liệu
• Phân tích và hướng dẫn xây dựng VIP
• Hướng dẫn tạo môi trường kiểm tra UART VIP.

• Thiết kế sơ đồ khối tổng thể cho UART VIP, xác định và xây dựng các thành phần chính như driver, monitor, scoreboard, và sequencer trong VIPXây dựng môi trường kiểm thử (testbench) để xác minh tính đúng đắn của UART VIP, bao gồm việc tạo các test case để kiểm tra các tình huống hoạt động khác nhau của giao thức UART, từ truyền và nhận dữ liệu đến xử lý các tình huống lỗi
• Tạo Verification plan cho việc kiểm thử UART VIP

• Giới thiệu về mục tiêu và yêu cầu của Đồ án 2, trong đó xây dựng UART VIP (Verification IP). Tìm hiểu về cách thiết kế và ứng dụng VIP để kiểm tra tính đúng đắn của giao thức UART
• Phân tích và hiểu rõ về UART (Universal Asynchronous Receiver/Transmitter) protocol, các đặc điểm của nó, các tín hiệu liên quan, cách thức truyền và nhận dữ liệu
• Phân tích và hướng dẫn xây dựng VIP
• Hướng dẫn tạo môi trường kiểm tra UART VIP.

Thực hành:

• Thiết kế sơ đồ khối tổng thể cho UART VIP, xác định và xây dựng các thành phần chính như driver, monitor, scoreboard, và sequencer trong VIPXây dựng môi trường kiểm thử (testbench) để xác minh tính đúng đắn của UART VIP, bao gồm việc tạo các test case để kiểm tra các tình huống hoạt động khác nhau của giao thức UART, từ truyền và nhận dữ liệu đến xử lý các tình huống lỗi
• Tạo Verification plan cho việc kiểm thử UART VIP

• Giới thiệu về Register Abstract Layer (RAL) trong UVM, một thành phần quan trọng giúp trừu tượng hóa việc tương tác với các thanh ghi trong DUT (Device Under Test).
• Cách xây dựng RAL trong môi trường verification bằng cách sử dụng các class UVM để mô tả các thanh ghi và các nhóm thanh ghi
• Tìm hiểu các built-in sequence và API được cung cấp bởi RAL trong UVM để tự động hóa quá trình kiểm thử các thanh ghi

• Thiết kế Register Abstract Layer (RAL) cho UART IP trong hệ thống
• Sử dụng built-in sequence để kiểm tra register của UART Sử dụng các built-in sequence trong UVM để tự động kiểm tra các giá trị trong các thanh ghi của UART IP

• Giới thiệu về Register Abstract Layer (RAL) trong UVM, một thành phần quan trọng giúp trừu tượng hóa việc tương tác với các thanh ghi trong DUT (Device Under Test).
• Cách xây dựng RAL trong môi trường verification bằng cách sử dụng các class UVM để mô tả các thanh ghi và các nhóm thanh ghi
• Tìm hiểu các built-in sequence và API được cung cấp bởi RAL trong UVM để tự động hóa quá trình kiểm thử các thanh ghi

Thực hành:

• Thiết kế Register Abstract Layer (RAL) cho UART IP trong hệ thống
• Sử dụng built-in sequence để kiểm tra register của UART Sử dụng các built-in sequence trong UVM để tự động kiểm tra các giá trị trong các thanh ghi của UART IP

• Giới thiệu về mục tiêu của đồ án cuối khóa, trong đó bạn sẽ sử dụng UVM để xây dựng và kiểm tra một UART IP. Nội dung đồ án sẽ tập trung vào việc xây dựng môi trường kiểm thử (testbench), sử dụng các kỹ thuật UVM để xác minh tính đúng đắn của IP
• Phân tích và tìm hiểu về UART IP RTL specification, các tín hiệu và chức năng cơ bản của UART. Làm quen với các thanh ghi, các chức năng của UART, các chế độ hoạt động
• Lập kế hoạch chi tiết để hoàn thành đồ án, bao gồm các bước như nghiên cứu tài liệu, thiết kế môi trường kiểm thử, xây dựng và kiểm tra các chức năng của IP

• Thiết kế sơ đồ khối cho testbench
• Xây dựng Vplan để xác định phạm vi kiểm thử và các test case cho IP
• Build môi trường, RAL, chạy simulaton và debug cho thiết kế.
• Đánh giá kết quả functional coverage.
  

• Giới thiệu về mục tiêu của đồ án cuối khóa, trong đó bạn sẽ sử dụng UVM để xây dựng và kiểm tra một UART IP. Nội dung đồ án sẽ tập trung vào việc xây dựng môi trường kiểm thử (testbench), sử dụng các kỹ thuật UVM để xác minh tính đúng đắn của IP
• Phân tích và tìm hiểu về UART IP RTL specification, các tín hiệu và chức năng cơ bản của UART. Làm quen với các thanh ghi, các chức năng của UART, các chế độ hoạt động
• Lập kế hoạch chi tiết để hoàn thành đồ án, bao gồm các bước như nghiên cứu tài liệu, thiết kế môi trường kiểm thử, xây dựng và kiểm tra các chức năng của IP

Thực hành: Trong đồ án cuối khóa, học viên sẽ có cơ hội tự xây dựng môi trường kiểm thử cho UART IP từ đầu, áp dụng các kiến thức đã học để thiết kế và triển khai một hệ thống kiểm thử hoàn chỉnh.

• Thiết kế sơ đồ khối cho testbench
• Xây dựng Vplan để xác định phạm vi kiểm thử và các test case cho IP
• Build môi trường, RAL, chạy simulaton và debug cho thiết kế.
• Đánh giá kết quả functional coverage.

• Tổng kết, chia sẻ kinh nghiệm, định hướng nghề nghiệp với các giảng viên của trung tâm, cấp chứng chỉ.

• Nội dung:  Tổng kết, chia sẻ kinh nghiệm, định hướng nghề nghiệp với các giảng viên của trung tâm, cấp chứng chỉ.