bởi huyhoang | Th6 18, 2025 | Kiến Thức Vi Mạch
Hôm nay, hãy cũng ICTC – IC Training Center Vietnam lắng nghe một chia sẻ thú vị từ một kỹ sư từng làm việc tại Intel, kể lại trải nghiệm phỏng vấn đầu đời khi mới bước chân vào lĩnh vực thiết kế vi mạch. Câu hỏi mà anh nhận được tưởng như rất đơn...
bởi huyhoang | Th5 22, 2025 | Kiến Thức Vi Mạch
Trong hành trình học và làm việc với thiết kế số, đặc biệt là khi viết mô tả phần cứng bằng ngôn ngữ Verilog, một trong những điểm cơ bản nhưng gây nhiều nhầm lẫn nhất chính là sự khác biệt giữa hai kiểu gán: blocking và non-blocking. Đây không chỉ là chuyện cú pháp...
bởi huyhoang | Th5 22, 2025 | Khoa-Hoc-PD, Kiến Thức Vi Mạch
Ở bài 1, chúng ta đã biết rằng Physical Design (PD) là công đoạn thiết kế trong khâu backend giúp biến thiết kế logic thành bản vẽ vật lý, sẵn sàng để mang đi chế tạo trên silicon. Vậy công đoạn này cụ thể gồm những bước nào? Làm sao để các khối logic, dây nối, và...
bởi huyhoang | Th5 20, 2025 | Kiến Thức Vi Mạch
Khi nói đến việc tạo ra một con chip, nhiều người thường hình dung đến việc lập trình hay thiết kế logic. Tuy nhiên, một bước cực kỳ quan trọng nhưng ít được chú ý hơn lại chính là Physical Design – thiết kế vật lý, nơi mà những dòng mã RTL thuần logic được chuyển hóa...
bởi huyhoang | Th5 20, 2025 | Khoa-Hoc-PD, Kiến Thức Vi Mạch
Trong thế giới thiết kế vi mạch số( Digital IC Design), bạn có thể sẽ bắt gặp rất nhiều thuật ngữ như RTL, DV, Synthesis… và một trong số đó là PD, viết tắt của Physical Design, dịch ra là thiết kế vật lý. Vậy PD là gì, và nó đóng vai trò gì trong hành...
bởi huyhoang | Th5 17, 2025 | Kiến Thức Vi Mạch
1. Latch Inference Trong thiết kế mạch số bằng Verilog, một vấn đề thường gặp là latch inference – hiện tượng công cụ mô phỏng hoặc tổng hợp tự động suy diễn ra một phần tử lưu trữ (latch) mà designer có thể không hề mong muốn. Khi nào latch inference xảy ra?...
