Mời các bạn theo dõi bài viết tiếp theo của anh PD lead của Học Vi Mạch Cùng ICTC nhé

—–

Chào các bạn, sau các bài viết về congestion, timing violation và CTS, hôm nay chúng ta sẽ cùng đến với chủ đề cuối cùng trong chuỗi series về các thách thức trong Physical Design, đó là IR-drop.

Đầu tiên chúng ta sẽ tìm hiểu IR-drop là gì. Các thiết bị điện tử đều cần nguồn điện ổn định để hoạt động, và chỉ cần điện áp thay đổi một chút thôi cũng có thể dẫn đến vấn đề đối với thiết bị đó. Bởi vậy mới phải cần bộ ổn áp cho các thiết bị điện tử đúng không. Trong chip cũng có thể xuất hiện vấn đề tương tự, và khi xảy ra nó sẽ trở nên nghiêm trọng hơn do các transistor trong chip có kích thước cực nhỏ và mật độ rất cao. Nếu điện áp giảm nhẹ, chip có thể hoạt động không ổn định, bị sai hoặc performance giảm đáng kể. Ngược lại, nếu điện áp tăng quá mức, tuổi thọ chip sẽ bị rút ngắn, nhiệt độ tăng và công suất tiêu thụ lớn hơn. Trong thực tế, khi dòng điện đi từ nguồn cấp đến từng cell trên chip, nó phải đi qua các lớp kim loại, dây dẫn và via, tất cả đều có điện trở. Điện trở này làm điện áp bị suy hao dọc theo đường truyền, và hiện tượng đó được gọi là IR-drop (với “I” là dòng điện và “R” là điện trở). Việc phân tích mức độ sụt áp và ảnh hưởng của nó lên các khối mạch được gọi là IR-Drop Analysis.

Có nhiều nguyên nhân dẫn đến IR-drop trong chip. Một trong những nguyên nhân phổ biến nhất là mạng lưới cấp nguồn (Power Delivery Network – PDN) yếu. Khi các đường nguồn (rail, stripe) hoặc via không đủ số lượng hay kích thước, điện trở tổng tăng lên, khiến điện áp đến các cell bị giảm. Ngoài ra, dòng điện có thể bị tập trung quá mức ở những khu vực hoạt động mạnh, chẳng hạn như các block có tần số cao, block hoạt động nhiều và liên tục. Mật độ cell phân bố không đồng đều, đặc biệt là khi cell tập trung quá dày trong một vùng nhỏ, cũng có thể làm gia tăng mức sụt áp cục bộ. Một nguyên nhân khác là việc sử dụng quá nhiều loại standard cell có mức tiêu thụ dòng lớn hơn bình thường, chẳng hạn như các cell high-performance hoặc các buffer lớn trong đường clock, và còn nhiều nguyên nhân khác nữa.

Trong quá trình thiết kế, kỹ sư PD có thể phát hiện và đánh giá IR-drop bằng nhiều cách khác nhau. Ở giai đoạn sớm, có thể kiểm tra sơ bộ mạng cấp nguồn để đảm bảo không thiếu via hoặc không có điểm open trong PDN. Khi bước vào các giai đoạn sau, các công cụ EDA chuyên dụng được sử dụng để phân tích IR-drop tĩnh (static) và động (dynamic). Kết quả phân tích thường được thể hiện dưới dạng IR-drop map hay heatmap, cho thấy phân bố điện áp suy giảm trên toàn thiết kế. Các khu vực có màu đỏ thường là nơi sụt áp mạnh, cần được tối ưu lại. Ngoài ra, báo cáo định lượng cũng cho biết giá trị sụt áp tối đa (tính bằng mV hoặc phần trăm so với điện áp nguồn), giúp kỹ sư đánh giá mức độ nghiêm trọng của vấn đề.

Để giảm thiểu IR-drop, cần có sự kết hợp nhiều giải pháp kỹ thuật ngay từ những bước đầu tiên của quy trình thiết kế. Dưới đây là một số cách phổ biến:

• Mở rộng width của rails/stripes, thêm vias hoặc via arrays để giảm điện trở đường dẫn.
• Chia chip thành các miền power riêng biệt để giới hạn ảnh hưởng của các block tiêu thụ dòng lớn.
• Thêm decoupling capacitor (decap physical standard cell), cấu trúc như các tụ điện, giúp ổn định điện áp cũng như cung cấp dòng tức thời cho mạch điện.
• Giảm dòng tiêu thụ bằng cách áp dụng kỹ thuật như power gating, clock gating hoặc dùng cell tiêu thụ năng lượng thấp.
• Thực hiện các bước kiểm tra PDN ngay từ giai đoạn floorplan, thay vì chờ đến giai đoạn cuối.

Dưới đây là các bài viết về Physical Design (PD): Chuỗi bài viết về Physical Design