Chào các bạn, hôm nay cùng mình và Học Vi Mạch Cùng ICTC cùng tìm hiểu một câu hỏi mà mình nhận được khá nhiều từ các bạn sinh viên đang quan tâm đến lĩnh vực bán dẫn:

“Em muốn theo DV nhưng khi tìm đồ án ở trường lại rất khó. Em nên làm gì?”

Đây là một vấn đề khá phổ biến, và nguyên nhân không nằm ở việc Verification không quan trọng. Ngược lại, trong ngành bán dẫn, Verification là một phần không thể thiếu trước khi một thiết kế được đưa ra sản xuất. Vấn đề nằm ở bản chất của DV.

Phần lớn đồ án trong trường đại học thường xoay quanh việc tạo ra một sản phẩm hoặc một hệ thống có thể quan sát được như:

• Thiết kế một bộ xử lý
• Thiết kế một module RTL
• Xây dựng một hệ thống trên FPGA

Kết quả thường rất trực quan: có board chạy, có tín hiệu output rõ ràng, và quan trọng hơn là có thể dễ dàng nhìn thấy thành quả mình tạo ra. Nhưng một đồ án Verification lại có cách tiếp cận khác. Mục tiêu của DV không phải tạo ra một thiết kế mới, mà là xây dựng một quy trình để trả lời câu hỏi: “Thiết kế này có thực sự đúng không?”

Để làm được điều đó, cần có một thiết kế đủ phức tạp để kiểm tra, một RTL specification rõ ràng, các tình huống cần verify, môi trường testbench, coverage và phương pháp debug. Nói đơn giản hơn, nếu không có một DUT (Design Under Test) phù hợp, bạn rất khó làm một đồ án DV đúng nghĩa.

Đó là lý do nhiều trường thường ưu tiên các đồ án thiết kế RTL hơn. Không phải vì DV khó hoặc không cần thiết, mà vì một đề tài DV hoàn chỉnh đòi hỏi nhiều yếu tố hơn:

• Kiến thức SystemVerilog/UVM
• Công cụ mô phỏng chuyên dụng
• Quy trình verification
• Kinh nghiệm xây dựng testbench

Những thứ này thường ít xuất hiện trong chương trình học cơ bản.

Tuy nhiên, nếu trường chưa có đề tài DV thì cũng không có nghĩa là bạn không thể chuẩn bị cho con đường này. Thực tế, một đồ án thiết kế RTL như FIFO, UART hay một module điều khiển vẫn mang lại rất nhiều giá trị cho một DV Engineer tương lai. Bởi vì để verify tốt một thiết kế, bạn cần hiểu cách thiết kế đó hoạt động. Khi từng tự viết RTL, bạn sẽ hiểu rõ hơn:

• FSM được xây dựng như thế nào
• Data path hoạt động ra sao
• Tín hiệu nào là quan trọng
• Những lỗi thiết kế nào có thể xảy ra

Những kiến thức này giúp ích rất nhiều khi debug trong công việc, thực tế bởi một DV Engineer không chỉ chạy test rồi báo lỗi. Khi một testcase fail, bạn cần đọc waveform, trace tín hiệu và phối hợp với RTL Engineer để tìm ra nguyên nhân.

Một hướng đi hiệu quả là kết hợp cả RTL Design và Design Verification. Thiết kế một module, sau đó xây dựng thêm testbench, testcase, coverage cho chính module đó. Khi đó, bạn vừa có một đồ án phù hợp với chương trình học, vừa rèn luyện tư duy của một Verification Engineer.

Và hy vọng rằng trong tương lai, khi ngành thiết kế vi mạch ở Việt Nam phát triển mạnh hơn, các trường đại học cũng sẽ có nhiều điều kiện hơn để mở rộng các đồ án, để các bạn sinh viên có thể tiếp cận DV một cách bài bản hơn ngay từ trong môi trường học thuật. Đó sẽ là bước đệm rất quan trọng cho nguồn kỹ sư DV trong tương lai.